Speaker
筱婷 李
(Institute of High Energy Physics, Chinese Academy of Sciences)
Description
高速串行传输通常搭配光纤驱动来进行大规模数据传输，在当前及下一代高能物理实验中不可或缺，而单芯片数据传输带宽会在一定程度上影响电子学系统规模。我们基于55nm工艺，针对前端抗辐照的读出电子学系统，开发了一款10 Gbps串行传输核心电路，主体包括低噪声时钟产生电路——锁相环（PLL），32路输入的并-串转换电路（MUX），和一个多级电流模逻辑（CML）驱动器。
锁相环采用电感-电容谐振核心，结合经典三阶环路架构，实现了4.74 ~ 6 GHz的时钟输出频率，实测随机抖动小于0.5 ps，1 MHz频偏相噪约-104 dBc/Hz。MUX采用全CMOS逻辑二叉树结构实现，在关键节点加入占空比校准电路确保高速时钟1:1的占空比，避免输出信号大小眼的问题。当前版本输出采用标准CML输出级，由5级前置放大器逐级驱动，但其电流较高（~38 mA），优化版可采用预加重技术及源极串联终端（SST）驱动级，后者正在研究设计中。由于当前的CML输出级驱动力有限，我们削减了模拟IO的部分金属层和静电保护（ESD）二极管，将其寄生电容减少至400 fF。实测串行器在5.12，10.24及11.09 Gbps下均工作正常，眼图清晰可见，总抖动分别约为16.1，24.6和30ps。10.24 Gbps时总功耗约96.2 mW。并且，供电电源于1.15~1.4V范围内变化时，该串行核心仍能正常工作。详情会在报告中介绍。
Author
筱婷 李
(Institute of High Energy Physics, Chinese Academy of Sciences)
